Aldec e SynthWorks offrono capacità di randomizzazione e copertura funzionale ai programmatori

Aldec, Inc., in collaborazione con SynthWorks Design Inc., ha annunciato quest’oggi la disponibilità di Open Source – VHDL Verification Methodology (OS-VVM™), sottolineando l’impegno delle due società partner nell’offerta di assistenza continuativa alla comunità di programmatori facenti uso di VHDL. OS-VVM offre sofisticate metodologie di collaudo, comprese randomizzazione vincolata e guidata da copertura e copertura funzionale, e offre delle funzionalità avanzate ai programmatori impegnati nello sviluppo di applicazioni basate su ASICS e FPGA che fanno uso di VHDL. I vantaggi offerti da OS-VVM includono: possibilità di accesso a capacità avanzate di randomizzazione e copertura funzionale (prima disponibili solo entro metodologie a livello di sistema) che possono essere usate in qualsiasi banco di prova; anziché servirsi di un solutore di limitazioni, l’equilibrio nella randomizzazione viene conseguita interagendo con il modello di copertura funzionale, il che permette di ridurre il numero di cicli; la randomizzazione iniziale viene perfezionata per mezzo dell’uso di un codice procedurale che è in grado di abbinare agevolmente metodi diretti, algoritmici e basati su file e ulteriore randomizzazione; e modello semplicissimo da usare, per permettere agli utenti di tenersi velocemente al passo pur preservando la libertà e flessibilità di continuare a usare il loro linguaggio HDL preferito. Le ultimissime versioni degli strumenti EDA di Aldec Active-HDL e Riviera-PRO offrono le stesse capacità avanzate di randomizzazione e copertura funzionale offerte da OS-VVM nel menu di opzioni per VHDL-2008. Il testo originale del presente annuncio, redatto nella lingua di partenza, è la versione ufficiale che fa fede. Le traduzioni sono offerte unicamente per comodità del lettore e devono rinviare al testo in lingua originale, che è l’unico giuridicamente valido.

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